FPGA 使用Active-HDL仿真时出现Cannot access SLP signal `/clk'. Use switch +access +r for this region.

news/2024/5/19 1:49:37 标签: access, signal

如题# KERNEL: Warning: Cannot access SLP signal `/clk'. Use switch +access +r for this region.

解决方法：

如图在读写添加上使用某个信号所在的单元模拟过程即可 clk 咋 modelsimteatdram中.

http://www.niftyadmin.cn/n/1403391.html

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